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龍圖騰網(wǎng)獲悉中山大學申請的專利一種基于FPGA的R(2+1)D網(wǎng)絡硬件加速器(2+1)D卷積硬件結(jié)構獲國家發(fā)明授權專利權，本發(fā)明授權專利權由國家知識產(chǎn)權局授予，授權公告號為：CN116306844B 。

龍圖騰網(wǎng)通過國家知識產(chǎn)權局官網(wǎng)在2025-08-12發(fā)布的發(fā)明授權授權公告中獲悉：該發(fā)明授權的專利申請?zhí)?專利號為：202310037292.5，技術領域涉及：G06N3/063；該發(fā)明授權一種基于FPGA的R(2+1)D網(wǎng)絡硬件加速器(2+1)D卷積硬件結(jié)構是由黃以華;向德昊;黃文津設計研發(fā)完成，并于2023-01-10向國家知識產(chǎn)權局提交的專利申請。

本一種基于FPGA的R(2+1)D網(wǎng)絡硬件加速器(2+1)D卷積硬件結(jié)構在說明書摘要公布了：本發(fā)明公開了一種基于FPGA的R2+1D網(wǎng)絡硬件加速器2+1D卷積硬件結(jié)構，所述的硬件結(jié)構包括部署在FPGA上的加速器核；所述的加速器核通過AXI4總線與DDR相連，與DDR進行特征圖和權重數(shù)據(jù)的交互；所述的加速器核還通過AXI4?lite總線與host相連，host通過AXI4?lite總線讀寫加速器核中的配置寄存器；所述的加速器核包括卷積模塊、池化模塊和全連接模塊；所述的卷積模塊負責整個加速器核90％以上的計算量和存儲量，負責進行卷積計算和逐元素加法操作；所述的池化模塊和全連接模塊負責網(wǎng)絡最后的平均池化和全連接層計算；所述的卷積模塊采用流水式2+1D卷積硬件架構。

本發(fā)明授權一種基于FPGA的R(2+1)D網(wǎng)絡硬件加速器(2+1)D卷積硬件結(jié)構在權利要求書中公布了：1.一種基于FPGA的R2+1D網(wǎng)絡硬件加速器2+1D卷積硬件裝置，其特征在于：所述的硬件裝置包括部署在FPGA上的加速器核； 所述的加速器核通過AXI4總線與DDR相連，與DDR進行特征圖和權重數(shù)據(jù)的交互； 所述的加速器核還通過AXI4-lite總線與host相連，host通過AXI4-lite總線讀寫加速器核中的配置寄存器； 所述的加速器核包括卷積模塊、池化模塊和全連接模塊； 所述的卷積模塊負責整個加速器核90％以上的計算量和存儲量，負責進行卷積計算和逐元素加法操作； 所述的池化模塊和全連接模塊負責網(wǎng)絡最后的平均池化和全連接層計算； 所述的卷積模塊采用流水式2+1D卷積硬件架構； 其中，所述的卷積模塊包括2D卷積處理單元、2D權重緩存單元、特征圖緩存單元、2D輸出緩存單元、1D卷積處理單元、1D權重緩存單元、0D輸出緩存單元、逐元素相加單元、第一選擇器、第二選擇器、第三選擇器、第四選擇器； 所述的第一選擇器的第一輸入端與DDR連接，所述的第一選擇器的第二輸入端與第四選擇器的輸出端連接；第一選擇器的輸出端分別與2D卷積處理單元、第二選擇器的第一輸入端連接； 所述的2D權重緩存單元的輸入端與DDR連接；2D權重緩存單元的輸出端與2D卷積處理單元的連接； 所述的2D卷積處理單元的輸出端與2D輸出緩存單元的輸入端連接； 所述的2D輸出緩存單元的輸出端與第二選擇器的第二輸入端連接； 所述的第二選擇器的輸出端與1D卷積處理單元連接； 所述的1D權重緩存單元的輸入端與DDR連接，1D權重緩存單元的輸出端與1D卷積處理單元連接； 所述的1D卷積處理單元的輸出端分別與第三選擇的第一輸入端、逐元素相加單元、第四選擇器的第一輸入端連接； 所述的0D輸出緩存單元的輸出端與逐元素相加單元連接； 所述的逐元素相加單元的輸出端分別與第三選擇器的第二輸入端、第四選擇器的第二輸入端連接。

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