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龍圖騰網獲悉中國電子科技集團公司第五十八研究所申請的專利一種DLL相位補償電路獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN115425966B 。

龍圖騰網通過國家知識產權局官網在2025-08-12發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202211109197.3，技術領域涉及：H03L7/081；該發明授權一種DLL相位補償電路是由賈舒方;陳燦燦設計研發完成，并于2022-09-13向國家知識產權局提交的專利申請。

本一種DLL相位補償電路在說明書摘要公布了：本發明公開一種DLL相位補償電路，屬于集成電路領域。所述DLL相位補償電路增加了時鐘輸入端口電平檢測延遲模擬單元和Q端口數據輸出驅動延遲模擬單元，分別用于類比輸入端口電平檢測電路和Q端口數據采樣及驅動輸出電路產生的相位時間延遲，補償兩者產生的相位差。同時，時鐘輸入端口電平檢測延遲模擬單元的供電電源參數保持與輸入端口電平檢測的電源一致，Q端口數據輸出驅動延遲模擬單元的供電電源參數保持與Q端口數據采樣及驅動輸出電路的電源一致。另外使用可調節延遲單元電路，用于補償Layout中金屬長走線等產生的大的寄生電阻、寄生電容導致的時間延遲。

本發明授權一種DLL相位補償電路在權利要求書中公布了：1.一種DLL相位補償電路，其特征在于，包括： 時鐘輸入端口電平檢測延遲模擬單元，用以實現輸入時鐘延遲； Q端口數據輸出驅動延遲模擬單元，用以實現輸出數據的延遲； 可調節延遲單元電路，用以實現系統時鐘相位延遲； 通過所述時鐘輸入端口電平檢測延遲模擬單元及所述Q端口數據輸出驅動延遲模擬單元的延遲，配合所述可調節延遲單元電路延遲，實現輸入時鐘和輸出數據的時序匹配； 所述時鐘輸入端口電平檢測延遲模擬單元包括PMOS管M31~M32、NMOS管M33~M35以及X36單元； PMOS管M31~M32和NMOS管M33~M35構成電平比較器單元；PMOS管M31的漏端連接NMOS管M33的漏端，PMOS管M32的漏端連接NMOS管M34的漏端，PMOS管M32的柵端同時連接PMOS管M31的柵端和漏端；PMOS管M31的源端和PMOS管M32的源端均連接供電電源VCC； NMOS管M33的柵端接入被檢測信號IN，NMOS管M34的柵端接入參考電平VREF，NMOS管M33的源端和NMOS管M34的源端共同連接NMOS管M35的漏端；NMOS管M35的柵端連接供電電源VCC，源端接地；X36單元為輸出驅動電路，其輸入端同時連接PMOS管M32的漏端和NMOS管M34的漏端，輸出端輸出OUT信號； 所述Q端口數據輸出驅動延遲模擬單元的電路包括一個PMOS管和一個NMOS管，兩者構成推挽結構，所述PMOS管和所述NMOS管分別連接由上拉緩沖器結構和下拉緩沖器結構，其中所述上拉緩沖器結構的輸入端連接一個高電位轉換器，所述高電位轉換器的輸入端連接一個反相器，該反相器和所述下拉緩沖器結構共同連接到數據輸入端； 所述Q端口數據輸出驅動延遲模擬單元的電路包括PMOS管M41~M42、PMOS管M45~M46、NMOS管M43~M44、NMOS管M47以及反相器INV1~INV5；PMOS管M41~M42和PMOS管M45~M46的源端均連接供電電壓VCCQ；PMOS管M41的漏端接PMOS管M42的柵端，PMOS管M42的漏端接PMOS管M41的柵端，PMOS管M45的柵端連接PMOS管M41的漏端，PMOS管M45的漏端連接NMOS管M44的漏端；NMOS管M43的柵端同時連接NMOS管M44的柵端和PMOS管M41的漏端，NMOS管M43的源端和NMOS管M44的源端均接地； 被檢測信號IN同時接入反相器INV1的輸入端和反相器INV2的輸入端；反相器INV1的輸出端連接NMOS管M43的柵端；反相器INV2的輸出端連接反相器INV3的輸入端，反相器INV3的輸出端連接NMOS管M47的柵端，NMOS管M47的源端接地；反相器INV4的輸入端同時連接PMOS管M45的漏端和NMOS管M44的漏端，輸出端連接反相器INV5的輸入端，反相器INV5的輸出端連接PMOS管M46的柵端，PMOS管M46的漏端和NMOS管M47漏端相連，并輸出OUT信號。

如需購買、轉讓、實施、許可或投資類似專利技術，可聯系本專利的申請人或專利權人中國電子科技集團公司第五十八研究所，其通訊地址為：214000 江蘇省無錫市濱湖區惠河路5號；或者聯系龍圖騰網官方客服，聯系龍圖騰網可撥打電話0551-65771310或微信搜索“龍圖騰網”。