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龍圖騰網獲悉山東云海國創云計算裝備產業創新中心有限公司申請的專利提高FPGA原型驗證效率的方法及裝置獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN114510894B 。

龍圖騰網通過國家知識產權局官網在2025-08-12發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202210108970.8，技術領域涉及：G06F30/343；該發明授權提高FPGA原型驗證效率的方法及裝置是由王奕;曲超;曹蓓設計研發完成，并于2022-01-28向國家知識產權局提交的專利申請。

本提高FPGA原型驗證效率的方法及裝置在說明書摘要公布了：本發明公開了一種提高FPGA原型驗證效率的方法及裝置，方法包括：運行設計綜合命令以得出設計綜合完成后的網表文件；運行report_qor_assessment命令獲取當前的報告；檢測報告分數并判斷其分值與預設閾值的大小關系；若分值小于預設閾值，則檢測設計并重復上述步驟；以及若分值大于等于預設閾值，則繼續進行時鐘關系判斷、時序結果判斷、組合邏輯鏈級數閾值判斷、扇出閾值判斷以生成新的綜合策略和實現策略。該方法在FPGA原型驗證實現流程中，設計綜合后就可以分別對扇出、邏輯級數、時鐘關系和時序結果等進行自動化分析報告與設定參數比較并生成有效的實現策略，可以提高FPGA原型驗證實現的正確性，提高原型驗證的效率。

本發明授權提高FPGA原型驗證效率的方法及裝置在權利要求書中公布了：1.一種提高FPGA原型驗證效率的方法，其特征在于，包括： 運行設計綜合命令以得出設計綜合完成后的網表文件，其包括：完成HDL代碼到硬件電路的轉化和映射，并生成實現需要的網表文件； 運行report_qor_assessment命令獲取當前的報告； 檢測報告分數并判斷其分值與預設閾值的大小關系； 若分值小于預設閾值，則檢測設計并重復上述步驟；以及 若分值大于等于預設閾值，則繼續進行時鐘關系判斷、時序結果判斷、組合邏輯鏈級數閾值判斷、扇出閾值判斷以生成新的綜合策略和實現策略； 其中，所述時鐘關系判斷包括：判斷是否存在不期望的同步時鐘路徑；若存在，則添加異步時序約束文件解決；以及若不存在，則繼續進行時序結果判斷； 所述時序結果判斷包括：判斷時序結果是否收斂；若不收斂，則建立保持時間違例處理；若收斂，則進行組合邏輯鏈級數閾值判斷； 所述組合邏輯鏈級數閾值判斷包括：判斷組合邏輯鏈級數的閾值范圍；若超出閾值范圍，則重新進行時序約束；若未超出閾值范圍，則修改時序約束或者將綜合策略修改為retiming00c綜合； 所述扇出閾值判斷包括：判斷扇出閾值；若超出扇出閾值，則在實現階段選擇相應的優化策略；若未超出扇出閾值，則生成新的綜合策略和實現策略；所述在實現階段選擇相應的優化策略包括：在實現階段采取以下兩種方式處理opt_designmerge_equivalent_drivershier_fanout_limit512；或phys_opt_design-force_replication_on_nets[get_netsnet_name]。

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