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龍圖騰網獲悉安徽大學申請的專利用于CIS的高速Pipe-SAR-ADC電路及模塊獲國家發明授權專利權，本發明授權專利權由國家知識產權局授予，授權公告號為：CN119483593B 。

龍圖騰網通過國家知識產權局官網在2025-08-15發布的發明授權授權公告中獲悉：該發明授權的專利申請號/專利號為：202510065555.2，技術領域涉及：H03M1/08；該發明授權用于CIS的高速Pipe-SAR-ADC電路及模塊是由趙強;江海濱;強斌;李鑫;李志剛;郝禮才;彭春雨;盧文娟;藺智挺;吳秀龍設計研發完成，并于2025-01-16向國家知識產權局提交的專利申請。

本用于CIS的高速Pipe-SAR-ADC電路及模塊在說明書摘要公布了：本發明涉及圖像傳感器設計技術領域，具體涉及用于CIS的高速Pipe?SAR?ADC電路及模塊。本發明的電路首先通過CDS?PGA部對輸入信號進行采樣保持、增益放大、引入固定偏移，得到差分信號；再通過第一級SAR?ADC部對差分信號進行6bit量化，得到6位數值碼及殘差信號；接著通過MDAC部將殘差信號進行放大，得到放大信號；然后通過第二級SAR?ADC部對到放大信號進行7bit量化，得到7位數值碼；最后通過冗余校準部依據6位數值碼、7位數值碼進行冗余校準得到最終的12位數字碼。本發明不僅能夠滿足更高的輸入信號范圍、更高的信噪比，而且降低了噪聲、消除了失調電壓，能夠實現高速、低噪聲及高分辨率。

本發明授權用于CIS的高速Pipe-SAR-ADC電路及模塊在權利要求書中公布了：1.一種用于CIS的高速Pipe-SAR-ADC電路，其特征在于，其包括： CDS-PGA部，其用于結合參考電壓VREFP、VREFN對輸入信號Vsignal進行采樣保持、增益放大、引入固定偏移ΔV，得到差分信號VOP、VON；其中，ΔV=VREFP-VREFN； 其中，CDS-PGA部包括：上采樣子部、下采樣子部、增益放大子部； 上采樣子部用于結合VREFP對曝光階段的Vsignal進行采樣，得到采樣電壓VUP；下采樣子部用于結合VREFN對復位階段的Vsignal進行采樣，得到采樣電壓VDN；增益放大子部用于對VUP、VDN進行可調倍數的增益放大，得到VOP、VON； 其中，VDN-VUP=Vexp-Vreset+λΔV；式中，Vexp表示曝光階段的Vsignal；Vreset表示復位階段的Vsignal；λ表示偏移系數； 第一級SAR-ADC部，其用于結合VREFP、VREFN、共模電壓VCM對VOP、VON進行6bit量化，得到6位數值碼D112:7及殘差信號CAP_UP、CAP_DN；其中，第一級SAR-ADC部包括：1個CDAC電路部CDAC1、1個比較器Comp1、1個SAR邏輯部SAR-logic1；CDAC1用于：在SAR-logic1控制下結合VREFP、VREFN、VCM對VOP進行處理以得到CAP_UP，在SAR-logic1控制下結合VREFP、VREFN、VCM對VON進行處理以得到CAP_DN；Comp1用于：在SAR-logic1控制下對CAP_UP、CAP_DN、VCM進行處理，得到比較信號VOUTP1、VOUTN1；SAR-logic1用于：依據VOUTP1、VOUTN1得到D12:7，并生成對CDAC1、Comp1的控制信號； MDAC部，其用于結合VCM對CAP_UP、CAP_DN進行放大，得到放大信號VIN2+、VIN2-；MDAC部包括：10個開關S901~S910、2個電容C31~C32，1個殘差放大器OPA2； CAP_DN連接S901的第一端，S901的第二端連接OPA2的負輸入端； VCM通過S903連接S901的第二端； CAP_UP通過S902的第一端，S902的第二端連接OPA2的正輸入端； VCM通過S904連接S902的第二端； OPA2的正輸出端用于輸出VIN2-，負輸出端用于輸出VIN2+； OPA2的正輸出端通過S905連接OPA2的負輸入端； OPA2的正輸出端通過S907連接C32的第一端、S909的第一端；VCM連接S909的第二端；C32的第二端連接OPA2的負輸入端； OPA2的負輸出端通過S906連接OPA2的正輸入端； OPA2的負輸出端通過S908連接C31的第一端、S910的第一端；VCM連接S910的第二端；C31的第二端連接OPA2的正輸入端； 第二級SAR-ADC部，其用于結合參考電壓VREFP1、VREFN1、VCM對VIN2+、VIN2-進行7bit量化，得到7位數值碼D26:0；第二級SAR-ADC部包括：1個CDAC電路部CDAC2、1個比較器Comp2、1個SAR邏輯部SAR-logic2；CDAC2用于：在SAR-logic2控制下結合VREFP1、VREFN1、VCM對VIN2+進行處理以得到殘差信號C_UP，在SAR-logic2控制下結合VREFP1、VREFN1、VCM對VIN2-進行處理以得到殘差信號C_DN；Comp2用于：在SAR-logic2控制下對C_UP、C_DN進行處理，得到比較信號VOUTP2、VOUTN2；SAR-logic2用于：依據VOUTP2、VOUTN2得到D6:0，并生成對CDAC2、Comp2的控制信號； 以及 冗余校準部，其用于依據D112:7、D26:0進行冗余校準，得到最終的12位數字碼D11:0； 其中，冗余校準部進行冗余校準的方法包括： 先將D112:7下移一位，再與D26:0相加，之后減去失調誤差000000100000，得到D11:0； 其中，D112:7=H12H11H10H9H8H7；D26:0=L6L5L4L3L2L1L0； D11:0=D11D10D9D8D7D6D5D4D3D2D1D0； D11:0=H12H11H10H9H8H7000000+00000L6L5L4L3L2L1L0-000000100000； 式中，H12、H11、H10、H9、H8、H7表示D112:7的6位； L6、L5、L4、L3、L2、L1、L0表示D26:0的7位； D11、D10、D9、D8、D7、D6、D5、D4、D3、D2、D1、D0表示D11:0的12位； 所述用于CIS的高速Pipe-SAR-ADC電路利用多路復用實現對不同列的像素信號的處理。

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