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龍圖騰網(wǎng)獲悉華為技術(shù)有限公司申請(qǐng)的專(zhuān)利在多核處理器上執(zhí)行擴(kuò)展集中的處理器指令的設(shè)備、方法和計(jì)算機(jī)程序產(chǎn)品獲國(guó)家發(fā)明授權(quán)專(zhuān)利權(quán)，本發(fā)明授權(quán)專(zhuān)利權(quán)由國(guó)家知識(shí)產(chǎn)權(quán)局授予，授權(quán)公告號(hào)為：CN115004158B 。

龍圖騰網(wǎng)通過(guò)國(guó)家知識(shí)產(chǎn)權(quán)局官網(wǎng)在2025-08-22發(fā)布的發(fā)明授權(quán)授權(quán)公告中獲悉：該發(fā)明授權(quán)的專(zhuān)利申請(qǐng)?zhí)?專(zhuān)利號(hào)為：202080093811.4，技術(shù)領(lǐng)域涉及：G06F9/50；該發(fā)明授權(quán)在多核處理器上執(zhí)行擴(kuò)展集中的處理器指令的設(shè)備、方法和計(jì)算機(jī)程序產(chǎn)品是由雷米·羅伯特·米歇爾·丹尼斯-庫(kù)蒙特設(shè)計(jì)研發(fā)完成，并于2020-01-30向國(guó)家知識(shí)產(chǎn)權(quán)局提交的專(zhuān)利申請(qǐng)。

本在多核處理器上執(zhí)行擴(kuò)展集中的處理器指令的設(shè)備、方法和計(jì)算機(jī)程序產(chǎn)品在說(shuō)明書(shū)摘要公布了：本發(fā)明公開(kāi)了用于在多核處理器上執(zhí)行擴(kuò)展集中的處理器指令的設(shè)備、方法和計(jì)算機(jī)程序。所公開(kāi)實(shí)施例中的至少一些實(shí)施例可以利用處理器的內(nèi)存管理設(shè)備通過(guò)將不同的可執(zhí)行代碼塊映射到不同的運(yùn)行核上的方式，將應(yīng)用代碼使用的虛擬內(nèi)存地址映射到計(jì)算機(jī)系統(tǒng)的硬件內(nèi)存總線(xiàn)使用的物理內(nèi)存地址。因此，對(duì)于支持給定擴(kuò)展的核，提供了以簡(jiǎn)單直接的方式使用所述支持的擴(kuò)展且開(kāi)銷(xiāo)非常小的代碼塊，而對(duì)于不支持給定擴(kuò)展的核，提供了使用更基礎(chǔ)和或基本指令模擬所述不支持的擴(kuò)展的替換代碼塊。

本發(fā)明授權(quán)在多核處理器上執(zhí)行擴(kuò)展集中的處理器指令的設(shè)備、方法和計(jì)算機(jī)程序產(chǎn)品在權(quán)利要求書(shū)中公布了：1.一種用于處理器（100）的內(nèi)存管理設(shè)備（130），其特征在于，所述處理器（100）包括能夠執(zhí)行第一擴(kuò)展集中的處理器指令的第一處理器核（110）和不能執(zhí)行所述第一擴(kuò)展集中的所述處理器指令的第二處理器核（120），所述內(nèi)存管理設(shè)備（130）用于： 獲取待執(zhí)行的處理器指令； 訪(fǎng)問(wèn)用于所述待執(zhí)行的處理器指令的內(nèi)存映射的轉(zhuǎn)換表； 根據(jù)所述轉(zhuǎn)換表，將內(nèi)存映射應(yīng)用于所述處理器指令， 其中，所述內(nèi)存管理設(shè)備（130）用于根據(jù)所述轉(zhuǎn)換表通過(guò)以下方式應(yīng)用所述內(nèi)存映射： 將第一處理器指令分支到第一物理內(nèi)存地址集中的第一代碼塊用于執(zhí)行，其中，所述第一處理器指令用于所述第一處理器核（110）并包括在所述第一擴(kuò)展集中，所述第一代碼塊為具有擴(kuò)展的核的代碼塊； 將第二處理器指令分支到第二物理內(nèi)存地址集中的第二代碼塊用于模擬，其中，所述第二處理器指令用于所述第二處理器核（120）并包括在所述第一擴(kuò)展集中，所述第二代碼塊為不具有擴(kuò)展的核的代碼塊； 所述轉(zhuǎn)換表包括： 第三物理內(nèi)存地址集，每個(gè)物理內(nèi)存地址包括到第一虛擬內(nèi)存地址集中的第一虛擬內(nèi)存地址的第一分支指令；所述第一虛擬內(nèi)存地址集，每個(gè)虛擬內(nèi)存地址映射到用于執(zhí)行所述第一物理內(nèi)存地址集中的處理器指令的所述第一代碼塊中的一個(gè)第一代碼塊； 第四物理內(nèi)存地址集，每個(gè)物理內(nèi)存地址包括到第二虛擬內(nèi)存地址集中的第二虛擬內(nèi)存地址的第二分支指令；所述第二虛擬內(nèi)存地址集，每個(gè)虛擬內(nèi)存地址映射到用于模擬所述第二物理內(nèi)存地址集中的處理器指令的所述第二代碼塊中的一個(gè)第二代碼塊； 第三虛擬內(nèi)存地址集，每個(gè)虛擬內(nèi)存地址映射到所述第一處理器核的所述第三物理內(nèi)存地址集中的一個(gè)物理內(nèi)存地址和所述第二處理器核的所述第四物理內(nèi)存地址集中的一個(gè)物理內(nèi)存地址。

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